1.4　芯片防伪与IC保护

除了硬件木马，IC供应链还受到其他安全威胁，如IP核盗版、IC克隆、硬件后门及假冒芯片等。研究者已经提出了多种技术来阻止此类攻击，包括文献[3-7,14,19-22,25-27,39,48-52,80]提出的各种技术。此外，鉴于关键系统中假冒芯片的严重性，硬件安全研究者开始对这一领域展开研究，以期在芯片部署前发现假冒或非法标记的芯片。数据分析和机器学习方法已运用于识别伪造的和翻新的芯片[81,82]。片上传感器用于检测芯片老化也是隔离假冒芯片的一种常用解决方案[83]。另一个新出现的问题是IC过量生产和IP核盗版[84-86]，主要是因为设计者将电路移交给代工厂后，缺乏监督，无法直接参与制造。实际上，并不存在可行的解决方案来确保代工厂完全按照用户订购的产品数量生产，也无法确定是否过量生产了芯片。为解决这一问题，研究者提出了分离制造的概念[87,88]，让IP供应商可以依靠海外制造服务，无需发送完整的设计信息。分离制造是将需要先进技术的前道工序（FEOL）安排在海外制造，而后道工序（BEOL）则在国内代工厂制造，这样海外代工厂便只能了解部分设计数据。然而，这种方法的有效性仍有待探讨[89,90]。

随着芯片设计逐渐成为IC设计流程中最有利可图的阶段之一，以及逆向工程工具的改进[91]，电路设计和IP核的保护成为IC供应链中越来越受重视的安全问题。事实上，IP核盗版已经对IC产业造成严重威胁，可实现电路逆向工程和IP核复制的工具集正在日益普及[91]。为防止此类攻击，研究者开发了多种保护方法。其中一种IP保护方法是伪装[92-94]，依靠布局级的混淆，加大通过逆向工程恢复电路结构的难度[95]。但是，CMOS伪装门的开销往往很大，随着保护级别的增加更是如此。与传统的NAND或NOR门相比，XOR+NAND+NOR伪装门的功耗为传统门的5.1～5.5倍，延迟为传统门的1.1～1.6倍，面积为传统门的4倍[95]。其他的解决方案，如设计混淆和逻辑加密，可以防止攻击者在没有混淆密钥的情况下恢复或复制电路设计[85,86,96,97]。虽然这些解决方案已被证实能有效防范攻击（仅当攻击者同时具备网表和密钥时才会发生IP核盗版），但在性能开销和后端布局方面却存在诸多挑战。例如，基于故障分析的逻辑加密方法可以使ISCAS测试电路的功耗增加188%，延迟增加284%，面积增加242%[86]。

侧信道分析和故障注入是对硬件安全的另一个主要威胁，特别是对于包含敏感信息的电路。在没有物理入侵的情况下，攻击者可以利用侧信道上的静态或差分分析来恢复内部信号。这些侧信道包括延时[98,99]、功耗[100]和电磁辐射[101,102]等。除了无源侧信道分析，加密电路也容易受基于电源故障的注入影响[103]。为对抗这类攻击，研究者开发了各种逻辑电路和片上传感器，以平衡侧信道信号并检测信号异常[104-107]。然而，即使借助于设计优化方法，现有的对策仍然会导致较高的性能开销[108]。